Xilinx公司的Vivado 2022.2版本在Windows和Linux系统上的下载配置教程
Vivado是Xilinx公司所开发的一种可编程逻辑器件（FPGA）的设计工具，能够支持开发者进行硬件加速的操作。Vivado的设计理念是使用流程优化，打造具备扩展性的环境来完善硬件设计的各个环节。其主要特点如下：支持多种编程语言：Vivado支持多种编程语言，包括Verilog、VHDL和Syst
零基础学FPGA（六）：FPGA时钟架构（Xilinx为例，完整解读）
不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片机那样敲代码，而是应该了解，何为FPGA？ 何为FPG
从底层结构开始学习FPGA（6）----分布式RAM（DRAM，Distributed RAM）
如何使用FPGA的内部资源构建一个分布式RAM（DRAM）？
【FPGA】 十二、Vivado DDS IP核实现扫频信号
在我前面的工程中，都是一些比较通用的设计工程，没有用到哪一家的IP核，所以代码具有很好的移植性；今天我就来讲一下基于Xilinx厂家的芯片做一期DDS的设计与验证，这里我所采用的EDA工具是Vivado 2018.3，里面集成了DDS的IP核，我们直接进行调用即可。Xilinx公司是FPGA的主要生
VSCode配置verilog环境(代码提示+自动例化+格式化)
VSCode流畅编写verilog，三个插件实现代码提示+自动例化+格式化。Verilog-HDL/SystemVerilog，Verilog_Testbench，SystemVerilog and Verilog Formatter。
Modelsim观察波形--基础操作
在实际进行调试时候，经常需要查看被测模块内部的一些信号甚至被测模块中例化的多个子模块内部的信号，用来查找问题原因。此时，可以通过手动添加这些模块的信号到波形窗口中的方式来实现。
《FPGA调试记录》Xilinx 7series FPGA 万兆网UDP
实现万兆网 UDP通信
HLS(一)Vivado高层次综合概述
目录1.什么是FPGA？1.1 简介1.2 架构1.3 FPGA并行方式与处理器对比2.硬件设计基本概念2.1 时钟频率2.2 延迟2.3 吞吐率2.4 存储布局3.高层次综合3.1 概述3.2 运算3.3 条件语句3.3循环3.5 函数3.6 动态内存申请3.7 指针4.以计算为中心的算法5.以
FPGA-图像处理-仿真
读入一张bmp图片，对图片进行灰度处理，二值化以及边缘检测（sobel算子)，将处理后的数据写入bmp显示，全部过程以仿真形式。我这用的vivado。
【国产FPGA】国产FPGA搭建图像处理平台
最近收到了高云寄过来的FPGA板卡，下图：来源：https://wiki.sipeed.com/hardware/zh/tang/tang-primer-20k/primer-20k.htmlFPGA主要参数:FPGA型号参数GW2A-LV18PG256C8/I7逻辑单元(LUT4) 20736寄存
PO-01，cas：1258323-36-2乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III)
PO-01，cas：1258323-36-2乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III) 中文名称: 乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III)中文同义词: 乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III);双(4-苯
一起学习用Verilog在FPGA上实现CNN----(七)全连接层设计
一起学习用Verilog在FPGA上实现CNN----全连接层设计
【FPGA】八、UART串口通信
FPGA UART串口通信
使用 AXI CDMA 制作 FPGA AI 加速器通道
介绍使用 AMD-Xilinx FPGA设计一个全连接DNN核心现在比较容易（Vitis AI），但是利用这个核心在 DNN 计算中使用它是另一回事。本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram。原理框图首先，我们创建了整个系统的示意图。有两个 B
【FPGA】基于HLS的全连接神经网络手写体识别
一 系统分析1.1 全连接神经网络简介 二 通过HLS 编写全连接神经网络传入权重参数和偏置参数文件2.1 获得图片、权重以及偏置的参数2.2 编写C语言的全连接算子2.3 Slave Interfaces2.3.1 hls_avalon_slave_component 2.3.2 hls_ava
基于Verilog搭建一个卷积运算单元的简单实现
基于Verilog实现卷积神的运算需要，有3个要素，图片信息、滤波器权值信息和大量的乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1. Vivado简单双端口RAM 使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统的说明具体的实现过程，主要包括代码分析
详解FPGA：人工智能时代的驱动引擎观后感
第一章 延续摩尔定律第二章 拥抱大数据的洪流第三章 FPGA在人工智能时代的独特优势第四章 更简单也更复杂——FPGA开发的新方法第五章 站在巨人肩上——FPGA发展新趋势。
Vitis-AI量化编译YOLOv5（Pytorch框架）并部署ZCU104（一）
Vitis-AI进行量化编译
GPU软件抽象与硬件映射的理解（Grid、Block、Warp、Thread与SM、SP）
GPU软件抽象与硬件架构
基于FPGA 的TDC设计更好的选择——易灵思Quantum架构FPGA
本文介绍了一家新的国产FPGA独特的架构，分析了在这种架构上构建TDC相对于传统FPGA的优势。
