《FPGA调试记录》Xilinx 7series FPGA 万兆网UDP
实现万兆网 UDP通信
HLS(一)Vivado高层次综合概述
目录1.什么是FPGA？1.1 简介1.2 架构1.3 FPGA并行方式与处理器对比2.硬件设计基本概念2.1 时钟频率2.2 延迟2.3 吞吐率2.4 存储布局3.高层次综合3.1 概述3.2 运算3.3 条件语句3.3循环3.5 函数3.6 动态内存申请3.7 指针4.以计算为中心的算法5.以
FPGA-图像处理-仿真
读入一张bmp图片，对图片进行灰度处理，二值化以及边缘检测（sobel算子)，将处理后的数据写入bmp显示，全部过程以仿真形式。我这用的vivado。
【国产FPGA】国产FPGA搭建图像处理平台
最近收到了高云寄过来的FPGA板卡，下图：来源：https://wiki.sipeed.com/hardware/zh/tang/tang-primer-20k/primer-20k.htmlFPGA主要参数:FPGA型号参数GW2A-LV18PG256C8/I7逻辑单元(LUT4) 20736寄存
PO-01，cas：1258323-36-2乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III)
PO-01，cas：1258323-36-2乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III) 中文名称: 乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III)中文同义词: 乙酰丙酮酸二(4-苯基-噻吩[3,2-C]吡啶-C2,N)合铱(III);双(4-苯
一起学习用Verilog在FPGA上实现CNN----(七)全连接层设计
一起学习用Verilog在FPGA上实现CNN----全连接层设计
【FPGA】八、UART串口通信
FPGA UART串口通信
使用 AXI CDMA 制作 FPGA AI 加速器通道
介绍使用 AMD-Xilinx FPGA设计一个全连接DNN核心现在比较容易（Vitis AI），但是利用这个核心在 DNN 计算中使用它是另一回事。本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram。原理框图首先，我们创建了整个系统的示意图。有两个 B
【FPGA】基于HLS的全连接神经网络手写体识别
一 系统分析1.1 全连接神经网络简介 二 通过HLS 编写全连接神经网络传入权重参数和偏置参数文件2.1 获得图片、权重以及偏置的参数2.2 编写C语言的全连接算子2.3 Slave Interfaces2.3.1 hls_avalon_slave_component 2.3.2 hls_ava
基于Verilog搭建一个卷积运算单元的简单实现
基于Verilog实现卷积神的运算需要，有3个要素，图片信息、滤波器权值信息和大量的乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1. Vivado简单双端口RAM 使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统的说明具体的实现过程，主要包括代码分析
详解FPGA：人工智能时代的驱动引擎观后感
第一章 延续摩尔定律第二章 拥抱大数据的洪流第三章 FPGA在人工智能时代的独特优势第四章 更简单也更复杂——FPGA开发的新方法第五章 站在巨人肩上——FPGA发展新趋势。
Vitis-AI量化编译YOLOv5（Pytorch框架）并部署ZCU104（一）
Vitis-AI进行量化编译
GPU软件抽象与硬件映射的理解（Grid、Block、Warp、Thread与SM、SP）
GPU软件抽象与硬件架构
基于FPGA 的TDC设计更好的选择——易灵思Quantum架构FPGA
本文介绍了一家新的国产FPGA独特的架构，分析了在这种架构上构建TDC相对于传统FPGA的优势。
Xilinx XDMA驱动代码分析及用法
Xilinx XDMA驱动代码分析及用法先简单的介绍一下，赛灵思的XDMA的驱动是用于做什么的、他的主要功能就类似与网卡pcie接口的网卡驱动、用于控制主机与fpga设备进行pcie的通讯。通讯的主要方式是设备文件的读写，这里不清楚的同学可以看一下我上一篇文章。通过控制设备文件的读写，操作驱动与fp
AXI实战(一)-为AXI总线搭建简单的仿真测试环境
小何在初学AXI的时候就觉得，开发AXI最大的不方便点在于不知道如何进行仿真。因为仿真工作的缓慢，本来小何想要开展的AXI实战系列也随之搁浅。随着秋招的结束小何决定求助于更高级的验证语言SystemVerilog，也就开展了漫长的自学之旅。再随着借助于开源项目的实现，我们终于可以方便快捷地对所设计的
数电实验 数字电子钟设计 基于quartus 实现计时校时闹钟秒表稍复杂音频 分享电路图设计以及工程文件
数字电子钟设计本文主要完成数字电子钟的以下功能1、计时功能（24小时）2、秒表功能（一个按键实现开始暂停，另一个按键实现清零功能）3、闹钟功能（设置闹钟以及到时响10秒）4、校时功能5、其他功能（清零、加速、星期、八位数码管显示等）前排提示：前面几篇文章介绍过的内容就不详细介绍了，可以看我专栏的前几
FPGA代码设计规范一些探讨
可事实上却不是这样的，当项目复杂度越来越高，代码都需要经过多轮的审核等才能被应用在项目工程里，如果大家写得代码都非常复杂繁琐，那么后期带来重用的工作量是非常巨大的，也非常不容易理解当事人的想法，所以请大家编程的时候，尽量去使用常见的基本语法，也有利于工具的资源优化，对于复杂功能的模块理清楚逻辑，可以
Xilinx ISE系列教程（1）：ISE开发环境下载、安装、注册（Windows 10 64位系统）
开发环境（以下简称ISE）是Xilinx官方发布的FPGA、SoC和CPLD开发环境，主要支持Xilinx 6系列及其以下的器件，如Spartan-6、Virtex-6、XC95系列的CPLD等等，可也支持7系列的部分产品型号，如果你使用的是Xilinx比较新的7系列器件，如Spartan-7、Ar
ubuntu20.04安装VITIS_HLS2021.2配置OPENCV4.4和VITIS_LIBRARIES(详细版)
大家好，今天给研友们配置一下这个VITIS_HLS，因这其中经历太多的坎坷，为让大家原理配置环境的烦扰，本人出个详细版，望大家喜欢我之前的博客已经出过vitis的安装，在此不在赘述，直接给出我博客的链接，请大家不要使用里面的opencv的安装，我在第三节会讲解opencv的安装（这个巨大的坑）VIT
