[FPGA开发工具使用总结]VIVADO在线调试(1)-信号抓取工具的使用
本文介绍了针对VIVADO开发工具的在线分析工具的使用方法。例如，如何添加被测信号，如何准确的观测到被测信号的典型现象，以及通常会遇到的问题等。
Vivado开发FPGA使用流程、教程 verilog（建立工程、编译文件到最终烧录的全流程）
本文从建立工程到最终烧录，vivado的使用傻瓜式教程，都能会用，具体的原因有的可能没写需要自己查
Fpga开发笔记（二）：高云FPGA发开发软件Gowin和高云fpga基本开发过程
本篇安装高云的开发软件Gowin，并且描述了一个基于高云fpga的程序的开发环境和完整的下载运行过程。
STM32传输FPGA业务
方法：FIFO_TX无数据，输出默认未知值，那么在程序启动时候先往FIFO_TX写入足够TTL_TX发送1~2ms的数据，STM32读写FPGA任务优先级调高，接收到FIFO_RX快满中断读写时间误差在1~2ms以内，那么TTL_TX发送的数据一定是TTL_RX接收的数据。原因：STM32读FPGA
详解FPGA —— 下一代AI算力芯片（上）
本文将详细介绍FPGA芯片。
【IC基础】集成电路设计领域术语缩写及名词解释(字母索引版)
笔者在大三上学习学习《SoC设计导论》时整理的有关集成电路设计领域的常见有英文缩写和对应的名词解释，文中标注的页码均出自《SoC设计方法与实现》这本参考书
基于Verilog的mips指令集单周期/五级流水cpu，modelsim/vivado仿真设计 原创设计
我基于mips指令集设计了一个单周期cpu，在此基础上添加了流水线，在modelsim、vivado上均能仿真运行，供大家学习参考
【数电实验5】Verilog—可控分频器设计 & ModelSim的使用
【2022.04西南交大数电实验】5-可控分频器设计 & ModelSim的使用
FPGA时序约束--实战篇（读懂Vivado时序报告）
本文将详细介绍如何读懂Vivado时序报告，包括报告的基本结构和如何分析报告。
FPGA模块使用Verilog调用另一个Verilog模块
在上面的代码中，我们定义了一个名为“testbench”的模块，并且在该模块中定义了两个wire对象：一个用于存储与门输出的andOut变量，另一个是用于存储计数器输出的count变量。在FPGA设计中，常常需要将一个大的模块分解成多个子模块来实现。为了说明这个过程，我们假设有两个简单的Verilo
Vivado IP核被锁的解除方法
在使用vivado进行开发时，我们经常会用到别人的工程，如果我们更改工程所使用的芯片型号（Vivado工程导入IP核的原工程和当前工程的FPGA开发板不一致），或者别人的工程所用到的vivado版本与我们不一致时（一般是用新版本的Vivado去打开旧版本的工程），工程文件中的IP核常常会被锁。
【FPGA】Vivado软件使用教程
1、启动Vivido，在Vivido开发环境里点击“Create Project”，创建新工程。2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不宜太长。3、点击“Next”后，在后面弹出的窗口，在工程类型中
SPI通信说明
本文详细介绍SPI的通信原理和特点，主要用途为学习。SPI是一种高速、、同步通信总线，所以可以在同一时间发送和接收数据，SPI没有定义速度限制，通常能达到甚至超过10M/bps。SPI是有主从机设备的，主机只允许有一个，从机可以有多个。SPI通信时需要用到四根线，单向传输时需要用到三根线，即单工模式
FPGA入门 —— FPGA UART 串口通信
FPGA入门 —— FPGA UART 串口通信串口简介UART 通用异步收发传输器( Universal Asynchronous Receiver/Transmitter) ，通常称作 UART。 UART 是一种通用的数据通信协议，也是异步串行通信口(串口)的总称，它在发送数据时将并行数据转换
FPGA学习——verilog实现流水灯
verilog实现流水灯
Verilog-实现时钟分频（1KHZ、奇、偶分频，占空比为50%）
由时序图看出分别用时钟上升沿和下降沿得到高电平：低电平 = 4 ：3，然后将两者相与就可以得到7分频占空比为50%的时钟。（1）高电平：低电平 = 4 ：3（即 1：0 = 4 ：3）（2）低电平：高电平 = 4 ：3（即 0：1 = 4 ：3）接下来会介绍两种实现方法（占空比为50%）本篇随笔为学
FPGA实现cameralink接口图像传输
fpga实现cameralink图像传输
【安全硬件】Chap.5 如何检测芯片中硬件木马？硬件木马的类型有哪些？检测硬件木马的技术
前两篇文章列举了两种例子，分别简单介绍了硬件木马对组合逻辑电路和时序逻辑电路的危害，以及如何使用Trusted for Design思想完善设计以防止漏洞的产生。本文介绍了硬件木马的种类，硬件木马通常由负载部分（恶意电路的内容）和触发部分（激活恶意电路）组成。硬件木马很难定位，因为它们可以插入微芯片
FPGA与ASIC有什么差异？二者该如何选用？
FPGA与ASIC有什么差异？二者该如何选用？
FPGA——1位全加器和4位全加器的实现
1位加法器和4位加法器
