Gvim的最新版安装和配置步骤（适合新手）（windows系统）
第一个文件夹vim90存放的是软件默认的配置文件，比如颜色配置，字体配置，插件等。第二个文件夹vimfiles里面是空文件夹，如果我们要添加Gvim没有的插件或者颜色字体之类的配置，就可以在网站上下载，然后复制到这个文件夹里。GVIM的配置有两种方式，第一是直接修改 文件_vimrc 第二是先把
SPI协议的verilog实现（spi master slave联合实现）
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AMBA协议AXI-Stream（协议信号、设计实践）
AXI-Stream（以下简称AXIS）是AMBA协议的AXI协议三个版本中（AXI4-FULL、AXI4-Lite、AXI4-Stream）最简单的一个协议；摄像头高速ADXilinx的AXI-DMA模块在进行SOC设计中需要高速数据传输处理的场合，常常使用AXIS协议；AXIS与AXI-FULL
实验九 单周期MIPS CPU设计实验（基于Logisim）
一般建议本地的 jar 文件和 cpu.circ 文件在同一目录下，如果出现这个问题，可以调整将本地 cs3410.jar 先移动到 cpu.circ 同目录下后，打开 cpu.circ，logisim 会提示找不到 cs3410.jar，重新指向同目录 cs3410.jar，存盘退出，再重新上传电
Quartus安装Altera USB-Blaster安装驱动程序出现问题（代码39）的解决办法
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Xilinx Vitis AI量化部署Yolov5至DPU (PYNQ)
本文章记述了从YOLOv5源代码使用Xilinx Vitis AI进行量化并部署到DPU上的全流程。在开Pynq环境下运行测试通过。
数字IC前端学习笔记：仲裁轮询（三）
在前面公平轮询仲裁器的Verilog RTL代码中，每个用户有三个信号：request（请求）、grant（授权）、end_access（结束访问）。在总线使用时，我们能观察到总线上存在不能进行数据传输的死周期。当传输的数据包较长或每个突发较长时，其对传输效率影响不大。然而，当数据包很短时，死周期会
硬件和软件看门狗的差别
看门狗分软件看门狗和硬件看门狗，本文着重介绍硬件和软件看门狗的区别。
AI赋能FPGA——基于2023年海云捷讯杯
基于第七届集创赛海云捷讯杯，我整理了一篇超级详细的AI+FPGA食用指南！全网仅此一篇！
安装ModelSim的详细步骤：
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基于FPGA的SRIO的相关介绍和实现
关于srio的基本认识及相关协议介绍；
【FPGA】一、FPGA简介
FPGA开发：FPGA介绍、开发工具介绍
用Vscode编辑verilog代码配置
vscode编辑verilog的配置与插件安装
【以太网通信】RGMII 接口及其时序规范
RGMII 接口是常见的以太网通信接口，用于 MAC 和 PHY 之间的通信，支持10/100/1000Mbps 三种通信速率。本文主要介绍 RGMII 接口定义及其在 1000Mbps 速率下的时序规范。
Xilinx公司的Vivado 2022.2版本在Windows和Linux系统上的下载配置教程
Vivado是Xilinx公司所开发的一种可编程逻辑器件（FPGA）的设计工具，能够支持开发者进行硬件加速的操作。Vivado的设计理念是使用流程优化，打造具备扩展性的环境来完善硬件设计的各个环节。其主要特点如下：支持多种编程语言：Vivado支持多种编程语言，包括Verilog、VHDL和Syst
零基础学FPGA（六）：FPGA时钟架构（Xilinx为例，完整解读）
不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片机那样敲代码，而是应该了解，何为FPGA？ 何为FPG
从底层结构开始学习FPGA（6）----分布式RAM（DRAM，Distributed RAM）
如何使用FPGA的内部资源构建一个分布式RAM（DRAM）？
【FPGA】 十二、Vivado DDS IP核实现扫频信号
在我前面的工程中，都是一些比较通用的设计工程，没有用到哪一家的IP核，所以代码具有很好的移植性；今天我就来讲一下基于Xilinx厂家的芯片做一期DDS的设计与验证，这里我所采用的EDA工具是Vivado 2018.3，里面集成了DDS的IP核，我们直接进行调用即可。Xilinx公司是FPGA的主要生
VSCode配置verilog环境(代码提示+自动例化+格式化)
VSCode流畅编写verilog，三个插件实现代码提示+自动例化+格式化。Verilog-HDL/SystemVerilog，Verilog_Testbench，SystemVerilog and Verilog Formatter。
Modelsim观察波形--基础操作
在实际进行调试时候，经常需要查看被测模块内部的一些信号甚至被测模块中例化的多个子模块内部的信号，用来查找问题原因。此时，可以通过手动添加这些模块的信号到波形窗口中的方式来实现。
