ZYNQ—BRAM全双工PS_PL数据交互(开源)

本博客介绍了,PS写数据到BRAM,触发PL读取,PL读取各个地址的数据并+2分别写入到后面地址上,触发PS中断读取。

通用FIR滤波器的verilog实现(内有Lowpass、Hilbert参数生成示例)

设计了通用的 FIR 滤波器(verilog),以及自动生成滤波器参数.v文件的 matlab 代码,示例包括一个 Lowpass Filter 和实现90度移相功能的 Hilbert Filter

FPGA原理与结构(16)——时钟IP核的使用与测试

本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程,主要介绍各个界面参数的不同含义和配置方法

【FPGA/IC】RAM-Based Shift Register Xilinx IP核的使用

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Xilinx FPGA DDR3设计(三)DDR3 IP核详解及读写测试

7系列FPGA DDR接口解决方案如图1所示。图1、7系列FPGA DDR3解决方案1.1 用户FPGA逻辑(User FPGA Logic)如图1中①所示,用户FPGA逻辑块是任何需要连接到外部DDR2或DDR3 SDRAM的FPGA设计。用户FPGA逻辑通过用户接口连接到内存控制器。1.2 用户

FPGA — Vivado下ILA(逻辑分析仪)详细使用方法

FPGA、ILA、Vivado逻辑分析仪的使用

【FPGA/IC】CRC电路的Verilog实现

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Aurora 64B/66B 协议介绍

Aurora 是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口,让专有协议或业界标准协议上层能方便地使用高速收发器。虽然使用的逻辑资源非常少,但 Aurora 能提供低延迟高带宽和高度可配置的特性集。

【Vitis】Vitis性能优化的开源库

Vitis™ 统一软件平台包括一组广泛的、性能优化的开源库,这些库提供了即开即用的加速功能,并且对现有应用实现最小化代码更改或零更改。

FPGA原理与结构(6)——分布式RAM(Distributed RAM,DRAM)

FPGA中的DRAM,DRAM的配置方式,DRAM的原理与结构,DRAM的实现方式,vivado推断DRAM和BRAM,Distributed RAM

FPGA实现网络弹性和加密安全调研

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【数字IC基础】跨时钟域(CDC,Clock Domain Crossing)

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2023年FPGA好就业吗?

很多电子类专业的学生在大学时,会学到或者会用到FPGA,毕业时很多学生也会考虑FPGA设计本文给大家介绍了FPGA的情况:1、FPGA岗位有哪些?2、fpga工程师的就业薪资待遇情况如何?3、FPGA设计和IC设计相比,薪资如何?

Verilog实现FPGA平均值计算

通过这种方式,我们可以很容易地在FPGA中实现计算平均值的功能。这种简单而基础的例子充分说明了Verilog语言在数字电路设计中的优势和应用价值。首先,我们需要定义一个计数器和一个累加器来分别记录输入数据流的总数和总和。在数字电路设计中,计算平均值是一个非常基础的操作。本文将通过Verilog语言来

vivado 乘加器与累加器的ip仿真

在使用乘法器和乘加器中遇到了一些问题,解决后仍有疑问,以此记录。

Openwifi 开源项目解读(一)

Openwifi wifi 80211 无线网卡 基带 FPGA linux 驱动 开源

FPGA(基于xilinx)中PCIe介绍以及IP核XDMA的使用

Xilinx中PCIe简介以及IP核XDMA的使用,以及基于xdma的最小系统的建立

ZYNQ-Linux开发之(三)Vivado SDK使用,裸机开发调试,不带linux

单击Documention,可查看接口相关文档说明,单击Import Examples,可导入接口相关测试例程。,在弹出的窗口中,选中GDB Debugger using Debug Test.elf on Local,单击Run,正确情况下,SecureCRT窗口将输出“Hello World”。

什么是好的FPGA编码风格?(3)--尽量不要使用锁存器Latch

在FPGA设计中,最好不要使用锁存器Latch。

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