Vivado IP核被锁的解除方法
在使用vivado进行开发时，我们经常会用到别人的工程，如果我们更改工程所使用的芯片型号（Vivado工程导入IP核的原工程和当前工程的FPGA开发板不一致），或者别人的工程所用到的vivado版本与我们不一致时（一般是用新版本的Vivado去打开旧版本的工程），工程文件中的IP核常常会被锁。
【FPGA】Vivado软件使用教程
1、启动Vivido，在Vivido开发环境里点击“Create Project”，创建新工程。2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不宜太长。3、点击“Next”后，在后面弹出的窗口，在工程类型中
SPI通信说明
本文详细介绍SPI的通信原理和特点，主要用途为学习。SPI是一种高速、、同步通信总线，所以可以在同一时间发送和接收数据，SPI没有定义速度限制，通常能达到甚至超过10M/bps。SPI是有主从机设备的，主机只允许有一个，从机可以有多个。SPI通信时需要用到四根线，单向传输时需要用到三根线，即单工模式
FPGA入门 —— FPGA UART 串口通信
FPGA入门 —— FPGA UART 串口通信串口简介UART 通用异步收发传输器( Universal Asynchronous Receiver/Transmitter) ，通常称作 UART。 UART 是一种通用的数据通信协议，也是异步串行通信口(串口)的总称，它在发送数据时将并行数据转换
FPGA学习——verilog实现流水灯
verilog实现流水灯
Verilog-实现时钟分频（1KHZ、奇、偶分频，占空比为50%）
由时序图看出分别用时钟上升沿和下降沿得到高电平：低电平 = 4 ：3，然后将两者相与就可以得到7分频占空比为50%的时钟。（1）高电平：低电平 = 4 ：3（即 1：0 = 4 ：3）（2）低电平：高电平 = 4 ：3（即 0：1 = 4 ：3）接下来会介绍两种实现方法（占空比为50%）本篇随笔为学
FPGA实现cameralink接口图像传输
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【安全硬件】Chap.5 如何检测芯片中硬件木马？硬件木马的类型有哪些？检测硬件木马的技术
前两篇文章列举了两种例子，分别简单介绍了硬件木马对组合逻辑电路和时序逻辑电路的危害，以及如何使用Trusted for Design思想完善设计以防止漏洞的产生。本文介绍了硬件木马的种类，硬件木马通常由负载部分（恶意电路的内容）和触发部分（激活恶意电路）组成。硬件木马很难定位，因为它们可以插入微芯片
FPGA与ASIC有什么差异？二者该如何选用？
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FPGA——1位全加器和4位全加器的实现
1位加法器和4位加法器
FPGA时序分析与约束（8）——时序引擎
FPGA时序分析，时序引擎如何实现建立分析（setup），保持分析(hold)，恢复时间分析(recovery)和移除时间分析(removal)。
FPGA时序分析与约束（6）——综合的基础知识
与综合相关的一些问题的性质和约束的必要性。随着设计复杂性的不断提高，为了能够正确地表示的要求和关系，约束自身也变得越来越复杂
好的FPGA编码风格（1）--尽量避免组合逻辑环路（Combinational Loops）
什么是组合逻辑环路？它到底有什么危害使得人人谈之色变？
详细指南：如何使用SystemVerilog代码实现ARM Cortex-M0软微控制器
与传统的Verilog相比，SystemVerilog提供了更多的数据类型和更强大的验证功能，使得设计和验证过程更加高效和准确。对于复杂的数字系统，如ARM Cortex-M0微控制器，使用SystemVerilog进行设计和验证是非常理想的选择。通过上述步骤，我们已经使用SystemVerilog
FPGA与单片机有什么区别？
FPGA，可以认为它就是一个高端的 CPLD，都是基于门级的逻辑器件，也是基于触发器的，可以完成时钟的边沿触发，从而实现真正意义上的并发处理，对于这一点单片机应该是做不到的。对于FPGA有过一定了解的同学肯定知道，FPGA是比单片机复杂的多的，对时序，速度等要求都比较高，比如航天，卫星，军工和医疗等
数字IC/FPGA面试宝典--经典60道例题详解
数字IC/FPGA面试笔试题，知识点详细讲解。
【FPGA】十三、Vivado MIG IP核实现DDR3控制器（1）
我们在进行FPGA开发应用当中，经常会用到存储器来保存数据，常用的存储器有ROM、FIFO、SDRAM等等，这些存储器对于数据量小的情况下还尚可使用，但是如果我们需要做图像采集，数据处理等大量数据需要存储和传输的时候，这些存储器就有点力不从心了，需要寻找存储量大并且传输速率快的存储器，而DDR3不论
＜AMBA总线篇＞ AXI总线协议介绍
AMBA AXI总线协议介绍
串口接收数据-控制LED灯
串口接收8字节数据，2字节头+4字节time+1字节LED+1字节尾。通过串口接收数据，对数据分析，控制8个LED灯按照设定时间闪烁。分析到一帧完整数据就可是提取并设置LED闪烁样式。
基于FPGA的SRIOIP例程及仿真实现
SRIO适用于高速传输，对代码有问题或者自定义设计有问题欢迎交流。
