ZYNQ-Linux开发之（三）Vivado SDK使用，裸机开发调试，不带linux
单击Documention，可查看接口相关文档说明，单击Import Examples，可导入接口相关测试例程。，在弹出的窗口中，选中GDB Debugger using Debug Test.elf on Local，单击Run，正确情况下，SecureCRT窗口将输出“Hello World”。
什么是好的FPGA编码风格？（3）--尽量不要使用锁存器Latch
在FPGA设计中，最好不要使用锁存器Latch。
【FPGA】Verilog描述电路的三种方式（结构化、数据流和行为化）
Verilog作为一种HDL，硬件描述语言，是如何在不同的抽象层级上描述电路的？描述电路的方式有哪些？
【FPGA】高云FPGA之科学的FPGA开发流程
项目需要做什么，了解系统的功能，如果是大型的项目还会划分模块二选一多路器，两个输入IO（a,b）可以是高电平可以是低电平,一个sel选择信号当sel为0时候输出按键1的状态当sel为1时候输出按键2的状态。
FPGA多功能数字时钟 基于Quartus实现设计与仿真 华南师范大学数电综设
基于FPGA实验板的多功能数字时钟。利用Quartus实现设计与仿真。华南师范大学数电综设
基于FPGA的电子密码锁设计论文（含视频代码仿真）
6.1总结与心得作为一种智能安全设备，电子密码锁在现代家居中越来越受到欢迎。针对这种需求，我们设计了一种基于FPGA的电子密码锁系统。在设计过程中，我们遇到了许多挑战与问题，下面我将总结一些心得和体会。首先，设计电子密码锁系统需要较高的安全性和可靠性。我们采用了多种加密算法，并且保证系统在密码错误、
北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器
北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器
【FPGA】Vivado 保姆级安装教程 | 从官网下载安装包开始到安装完毕 | 每步都有详细截图说明 | 支持无脑跟装
Vivado 是 FPGA 厂商赛灵思公司（XILINX）于 2012 年发布的集成设计环境。
Verilog设计数字时钟
通过NEXY4DDR设计数字时钟
FPGA时序分析与约束（0）——目录与传送门
关于时序分析和约束的学习似乎是学习FPGA的一道分水岭，似乎只有理解了时序约束才能算是真正入门了FPGA，对于FPGA从业者或者未来想要从事FPGA开发的工程师来说，时序约束可以说是一道躲不过去的坎，所以这个系列我们会详细介绍FPGA时序分析与约束的相关内容。
[FPGA开发工具使用总结]VIVADO在线调试(1)-信号抓取工具的使用
本文介绍了针对VIVADO开发工具的在线分析工具的使用方法。例如，如何添加被测信号，如何准确的观测到被测信号的典型现象，以及通常会遇到的问题等。
Vivado开发FPGA使用流程、教程 verilog（建立工程、编译文件到最终烧录的全流程）
本文从建立工程到最终烧录，vivado的使用傻瓜式教程，都能会用，具体的原因有的可能没写需要自己查
Fpga开发笔记（二）：高云FPGA发开发软件Gowin和高云fpga基本开发过程
本篇安装高云的开发软件Gowin，并且描述了一个基于高云fpga的程序的开发环境和完整的下载运行过程。
STM32传输FPGA业务
方法：FIFO_TX无数据，输出默认未知值，那么在程序启动时候先往FIFO_TX写入足够TTL_TX发送1~2ms的数据，STM32读写FPGA任务优先级调高，接收到FIFO_RX快满中断读写时间误差在1~2ms以内，那么TTL_TX发送的数据一定是TTL_RX接收的数据。原因：STM32读FPGA
详解FPGA —— 下一代AI算力芯片（上）
本文将详细介绍FPGA芯片。
【IC基础】集成电路设计领域术语缩写及名词解释(字母索引版)
笔者在大三上学习学习《SoC设计导论》时整理的有关集成电路设计领域的常见有英文缩写和对应的名词解释，文中标注的页码均出自《SoC设计方法与实现》这本参考书
基于Verilog的mips指令集单周期/五级流水cpu，modelsim/vivado仿真设计 原创设计
我基于mips指令集设计了一个单周期cpu，在此基础上添加了流水线，在modelsim、vivado上均能仿真运行，供大家学习参考
【数电实验5】Verilog—可控分频器设计 & ModelSim的使用
【2022.04西南交大数电实验】5-可控分频器设计 & ModelSim的使用
FPGA时序约束--实战篇（读懂Vivado时序报告）
本文将详细介绍如何读懂Vivado时序报告，包括报告的基本结构和如何分析报告。
FPGA模块使用Verilog调用另一个Verilog模块
在上面的代码中，我们定义了一个名为“testbench”的模块，并且在该模块中定义了两个wire对象：一个用于存储与门输出的andOut变量，另一个是用于存储计数器输出的count变量。在FPGA设计中，常常需要将一个大的模块分解成多个子模块来实现。为了说明这个过程，我们假设有两个简单的Verilo
