前言：
笔者在大三上学习学习《SoC设计导论》时整理的有关集成电路设计领域的常见有英文缩写和对应的名词解释，文中标注的页码均出自《SoC设计方法与实现》这本参考书：
目录
A
****ASIC(Application Specific Integrated Circuit)****：专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
*****ATPG(Automation Test Pattern Generation)****：自动测试矢量生成，是一种自动测试向量生成技术，用于生成数字电路的测试模式，以验证电路的正确性和可靠性。通过分析芯片的结构生成测试向量进行结构测试，筛选出不合格的芯片。P34 P183
（GPT）在数字电路设计中，由于电路规模的增大和复杂性的增加，手工设计和验证电路的测试模式变得越来越困难。为了解决这个问题，ATPG技术应运而生。ATPG技术可以自动生成用于测试数字电路的测试模式，从而大大提高测试效率和精度。ATPG技术的主要思想是通过在电路中注入一些故障（如单个或多个传输门延迟、输入和输出之间的短路等）来生成测试模式。然后，ATPG工具将这些故障注入到电路中，并自动生成一组测试模式，用于检测和诊断故障。
******AI(Artificial Intelligence)****：人工智能，是研究、开发用于模拟、延伸和扩展人的智能的理论、方法、技术及应用系统的一门新的技术科学。AI旨在了解智能的实质，并生产出一种新的能以人类智能相似的方式做出反应的智能机器。
它是研究、开发用于模拟、延伸和扩展人的智能的理论、方法、技术及应用系统的一门新的技术科学。 人工智能是包括十分广泛的科学,它由不同的领域组成,如机器学习,计算机视觉等等,总的说来,人工智能研究的一个主要目标是使机器能够胜任一些通常需要人类智能才能完成的复杂工作. 人工智能学科研究的主要内容包括：知识表示、自动推理和搜索方法、机器学习和知识获取、知识处理系统、自然语言理解、计算机视觉、智能机器人、自动程序设计等方面.
B
****BIST(Built-In-Self-Test)****：自建测试，是电路自己生成测试矢量，而不是要求外部施加测试矢量。存储器BIST通过在存储器周围加入额外电路来产生片上测试向量并进行测试比较，完成对存储器的测试。P194
**BLE(Bluetooth low energy):蓝牙低功耗，是一种蓝牙无线通信技术，主要应用于物联网和智能家居等领域。BLE是蓝牙4.0规范中引入的一项新技术，它与传统蓝牙相比，具有更低的功耗、更简单的协议、更短的连接时间和更低的成本等优点。BLE的主要应用包括低功耗传感器、智能手环、智能手表、智能家居设备、健身器材等。
C
CMOS(Complementary Metal Oxide** Semiconductor********)****：互补金属氧化物半导体，是一种集成电路的设计工艺，可以在硅质晶圆模板上制出NMOS（n-type MOSFET）和PMOS（p-type MOSFET）的基本器件，由于NMOS与PMOS在物理特性上为互补性，因此被称为CMOS。
*****CTS(Clock Tree Synthesis)****：时钟树综合，是指使用EDA工具自动生成时钟树，包括时钟缓冲器的插入与时钟信号的布线。为了满足时序收敛(Timing Closure)的要求，保证每个模块及每个寄存器的时钟输入的相位误差最小，必须在时钟源到寄存器最短的通路上插放延时单元使得所有路径在延时上都与最长路径相同。P18 P36 P230
****CTG(Clock Tree Generation)****：时钟树生成
CTS（Clock Tree Synthesis）时钟树综合和CTG（Clock Tree Generation）时钟树生成是时钟树设计过程中的两个关键步骤，二者有些微的区别。
CTS时钟树综合是指根据芯片布局的物理约束和时钟网络电气约束等条件，自动生成一颗满足时钟分配约束和最小延迟、功耗等优化目标的时钟树。CTS时钟树综合的主要任务是将时钟信号从一个或多个时钟源传输到芯片的各个时序单元，确保时钟信号到达每个时序单元的时钟输入端的延迟尽可能一致，并满足时序分析的约束要求。CTS时钟树综合通常在布局布线之后进行，因此需要考虑布局的物理约束，如芯片面积、通孔数量、功耗等等。
CTG时钟树生成是指根据设计人员指定的时钟分配方案和网络拓扑结构，手动或自动生成一颗时钟树。CTG时钟树生成通常在布局之前进行，因为时钟分配需要考虑整个设计的物理布局和管脚规划。CTG时钟树生成的主要任务是按照设计人员的时钟分配方案，将时钟信号传输到各个时序单元，从而满足时序分析的约束要求。
虽然CTS时钟树综合和CTG时钟树生成的目标都是生成一颗满足时钟分配约束的时钟树，但它们的输入数据和实现方式略有不同。CTS时钟树综合通常采用自动化工具实现，其输入数据包括布局布线的物理约束和时钟网络的电气约束等，输出时钟树满足最小延迟、功耗等优化目标。而CTG时钟树生成通常是由设计人员手工或辅以工具实现，其输入数据包括时钟分配方案和芯片的物理布局和管脚规划等，输出时钟树满足设计人员指定的时钟分配方案
D
******DFM(Design For Manufacture)****：可制造性设计，是指将工艺技术应用于电路设计过程中，从而提高产品制造过程中的可靠性。但可制造本身并不能保证高良品率。面向良品率的设计是DFM的一部分，其解决方案是将良品率定义为一个设计指标，主要在版图设计前后考虑电路的功能质量问题，通过将设计和生产工艺相结合，保证产品的高良品率。P246
*****DFT(Design for Test)****：可测性设计，（P185定义：）是指设计人员在设计系统和电路的同时，考虑到测试的要求，通过增加一定的硬件开销，获得最大可测性的设计过程。简单来说，DFT是为了达到故障检测目的所作的辅助性设计，这种设计为基于故障模型的结构测试服务，用来检测生产故障。目前主要的DFT方法有扫描通路测试、内建自测试和边界扫描测试等。（ChatGPT回答：）是指在电路设计的过程中考虑如何使电路易于测试和诊断的一种设计方法主要目的是发现芯片在生产过程中出现的缺陷，使电路易于测试和故障排除。P33 P179 P185
******DMA(Direct Memory Access)****：直接存储器访问，是一些计算机总线架构提供的功能，允许外设在不需要CPU干预的情况下直接访问系统内存。DMA技术通过提供一个专门的硬件通路，使得外设可以直接读写内存，而不需要CPU的干预。这样可以减轻CPU的工作负担，提高系统的性能和效率。
在传统的计算机系统中，CPU通常是控制和处理所有数据传输的中心，每次数据传输都需要CPU参与。这会造成CPU的负担过重，影响系统的性能和效率。DMA技术的出现，可以使外设直接访问系统内存，从而避免了CPU的干预，减轻了CPU的工作负担，提高了系统的性能和效率。在DMA技术中，有一个专门的DMA控制器，它控制外设与内存之间的数据传输。DMA控制器可以直接访问系统内存，并根据外设的需求进行读写操作。在数据传输完成后，DMA控制器会向CPU发送一个中断信号，通知CPU数据传输已经完成。
****DRC(Design Rule Check)****：设计规则检查，设计规则是指芯片代工厂提供的反映工艺水平及版图设计的必须满足的一些几何规则。DRC就是根据设计规则所规定的版图中各掩膜层图形的最小尺寸、最小间距等几何参数，对版图数据进行检查，找出不满足设计规则的偏差和错误，并提供有关信息，为设计者修改版图提供依据。P19 P37
E
****EDA(Electronic Design Automation)****：电子设计自动化，EDA 工具是一种计算机软件，用于帮助电子工程师设计、分析和验证电子电路。这些工具涵盖了从初始设计到最终制造的整个流程。EDA 工具可以帮助设计师在设计过程中进行仿真、优化、布局、布线、验证和测试电路，从而提高设计的质量和效率。EDA 工具包括了各种软件，如原理图绘制工具、仿真器、布局和布线工具、设计验证和自动测试工具等。EDA 工具在电子设计行业中得到广泛应用，包括集成电路设计、系统级设计、印刷电路板设计等领域。
****ESD(electrostatic discharge)****：静电放电，是指在两个物体间由于静电电荷的不平衡而发生放电现象。静电放电可能会导致瞬间的高电压脉冲，对电子器件和电路造成损害。
******ESL(Electronic System Level)****：电子系统级，是能够让SOC设计工程师以紧密耦合方式开发、优化和验证复杂系统架构和嵌入式软件的一套方法，并提供下游寄存器传输级实现的验证基础。旨在更高层次的抽象和模型化水平上，对整个电子系统进行设计和优化。ESL设计方法的目标是提高电子系统设计的效率、减少开发时间和降低成本，同时提高电子系统的可重用性和可维护性。ESL设计通常包括三个层次：系统层、行为层和寄存器传输级（RTL）层。在ESL设计中，系统级别的模型可以是基于高级编程语言（如C/C++）的，可以通过仿真来验证系统功能和性能。行为层次的模型可以是基于类似于SystemC等的高级语言来描述的，它可以包括对电子系统中各个组件的行为和交互进行建模。最后，在RTL层次，可以使用HDL语言（如Verilog和VHDL）进行具体的电路实现和验证。通过ESL设计方法，设计人员可以在更高的抽象级别上进行设计和优化，从而加快设计流程，提高设计质量，并缩短产品上市时间。P64
****ERC(Electronic Rule Check)****：电器规则检查，是指检查版图中存在的一些违反基本电器规则的点。P37
F
****FPGA(Field Programmable Gate Array)****：现场可编程门阵列，是一种可编程逻辑器件，可以实现任意的数字电路功能。FPGA中包含大量的可编程逻辑单元（Look-Up Tables，LUTs）、触发器和连线资源，设计人员可以使用高级硬件描述语言（例如VHDL或Verilog）来描述数字电路，然后使用特定的设计工具将其转换成FPGA的配置文件，最终通过配置FPGA来实现数字电路。
I
****IC(Integrated Ciruit)****：集成电路，IC是指采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
*I*****P(Intelligent Property)****：知识产权，是指已验证的、可以重复使用的具有某种确切功能的集成电路设计模块。IP分为软核、硬核以及固核。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。
- 软核(Soft IP Core)： 软核在EDA设计领域指的是综合之前的寄存器传输级（RTL）模型；具体在FPGA设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。 IP软核通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软IP内核也称为虚拟组件（VC-Virtual Component）。
- 硬核(Hard IP Core)： 硬核在EDA设计领域指经过验证的设计版图；具体在FPGA设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。IP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。
- 固核(Firm IP Core)：固核在EDA设计领域指的是带有平面规划信息的网表；具体在FPGA设计中可以看做带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。 IP固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。
使用IP可以帮助设计人员缩短产品开发时间、降低开发成本和降低风险，已成为现代集成电路设计的重要组成部分。
J
****JTAG(Joint Test Action Group)****：联合测试工作组，是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。JTAG接口可以用于在电路板上测试和诊断集成电路，读取和编程Flash存储器、EEPROM、FPGA等器件，以及进行硬件调试等。JTAG标准由Joint Test Action Group（联合测试动作组）制定，是一组定义了硬件测试的接口和操作的标准。该标准定义了一个特定的硬件接口，用于测试和调试集成电路和PCB板上的电子设备。JTAG接口是一种基于扫描链（Scan Chain）的测试方法，通过串联的寄存器实现信号的移位和存储，从而实现对电路中寄存器的扫描和测试。在PCB板级设计中，JTAG接口常用于测试电路板的连通性和功能，以及进行板上设备的编程和调试。JTAG接口通常被认为是一个标准接口，可用于各种类型的集成电路和电子设备。
L
****LVS(Layout Vs. Schematic)****：逻辑图网表和版图网表比较，是指利用EDA工具比较版图和原理图在晶体管级的连接是否正确，并用报告的形式列出其差异。P19 P37
****LUT(Look-up Table)****：查找表，是FPGA中常用的基本单元，是一个简单的存储器单元，通常由一个或多个SRAM单元或MOSFET管实现。LUT的作用是将输入信号的所有可能的组合与一个特定的输出相对应。将输入值与一个预定义的输出值进行匹配，具有灵活性高、可编程性强的优点。
N
****NoC(Network on Chip)****：片上网络，是SoC的一种新的通信方法，是多核技术的主要组成部分。对于传统共享总线通信结构中存在的延迟、通信性能瓶颈以及设计效率问题，NoC提供了一种新的片上通信结构解决方案，显著优于传统总线式系统（bus）的性能。基于NoC的SoC中，处理器核之间依靠网络和数据包交换机制，在一条由其他处理器或IP核构成的连接或由路由上玩长城数据的交互。P60
P
****PBD(platform based design)****：基于平台的设计，（GPT）是一种设计方法，用于快速开发基于平台的硬件和软件系统。在PBD方法中，使用现有的平台作为基础，构建新的系统，这些平台通常包括硬件平台、软件平台和开发工具平台。PBD方法的主要目标是提高开发效率和降低系统开发成本。
PCB(Printed Circuit Board)：中文名称为印制电路板，又称印刷线路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气连接的载体。由于它是采用电子印刷术制作的，故被称为“印刷”电路板。
****PE(Processing Engine)****：处理引擎，是指一种用于高性能计算、图像处理、数字信号处理和机器学习等应用的处理器核心。PE通常是基于向量或矩阵运算的架构设计的，可以实现高效的并行计算和数据处理。
****PNA(Power Network Analysis)****：电源网络分析，是指一种用于电源网络的分析和优化的技术。
R
Retiming：时序重排、重定时，是一种数字电路优化技术，通过重新安排数字电路中寄存器的位置，使得信号在电路中的传输路径长度变短，从而达到优化电路时序的目的。通过把触发器间延时比较大的组合逻辑的一部分调整到前一级或后一级，以平衡时序关系，降低关键路径延时，提高系统性能。
Retiming技术的核心思想是将寄存器的位置重新排列，以使得信号路径长度最短。这样可以减少信号的传输延迟，并优化电路的时序性能。在重排寄存器的过程中，保持电路的功能不变，只是改变寄存器的位置和时序关系。Retiming技术可以应用于数字电路的各个层次，包括逻辑门级、寄存器传输级和模块级别。通过应用Retiming技术，可以显著提高数字电路的时序性能，从而达到更高的工作频率和更低的功耗。
S
****SAD(System Architecture Design)****：系统架构设计
****SoC(System on Chip)****：系统级芯片又称片上系统，是在单个芯片上集成多个电子系统组件形成系统或产品，通常包括CPU、DSP、数字电路、模拟电路、存储器、片上可编程逻辑等多种电路；综合实现图像处理、语音处理、通讯协议、通讯机能、数据处理等功能。SoC设计的目的是将多个独立的芯片和组件整合到一个小型、高度集成的解决方案中，从而实现更高的性能、更低的功耗和更小的封装尺寸。SoC按照用途分为专用SoC芯片和通用SoC芯片(P4)。
****SI(Signal Integrity)****：信号完整性，SI是指一个信号在电路中产生正确的、相应的能力。信号具有良好的信号完整性是指，在需要的时间段内，该信号具有所必须达到的电压电平数值。
****STA(Static Timing Analysis)****：静态时序分析，是一种穷尽分析方法，通过对提取电路中所有路径上的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。静态时序分析方法不依赖于激励，而且可以穷尽所有路径，运行速度快，占用内存少，完全克服了动态时序验证的缺陷，是SoC设计中重要的一个环节。P17 P150
T
****TLM(Transaction Level Modeling)****：事务级建模，事务级建模中的事务指的是模块之间的数据和事件的交互。数据可以是一个或多个字，或者是一种数据结构，而同步或者中断等则属于事件的交互。事务级建模的核心思想是在一个系统建模的过程中将运算功能和通信功能分开。模块之间的通信使用函数调用的方法来实现。这样模块不需要关注端口定义以及端口时序，从而建模速度更快，最终的仿真程序运行速度也要更快。P69
****TSV(Through Silicon Via)****： 硅通孔技术，是一项高密度封装技术，正在逐渐取代目前工艺比较成熟的引线键合技术，被认为是第四代封装技术。TSV技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。
****U ****
****UAV(Unmanned Aerial Vehicle)****：无人驾驶飞机简称“无人机”，是利用无线电遥控设备和自备的程序控制装置操纵的不载人飞机，或者由车载计算机完全地或间歇地自主地操作。
UWB****(Ultra Wide Band，UWB)****：超宽带，技术是一种无线载波通信技术，它不采用正弦载波，而是利用纳秒级的非正弦波窄脉冲传输数据，因此其所占的频谱范围很宽。 UWB技术具有系统复杂度低，发射信号功率谱密度低，对信道衰落不敏感，截获能力低，定位精度高等优点，尤其适用于室内等密集多径场所的高速无线接入。 UWB实质上是以占空比很低的冲击脉冲作为信息载体的无载波扩谱技术，它是通过对具有很陡上升和下降时间的冲击脉冲进行直接调制。
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