Vitis IDE 艰难切换--从传统 Vitis GUI 到 2024.1 统一软件界面
在Vitis 2024.1版本中，传统的Vitis GUI已经被全新的统一软件界面所取代。这个变化虽然初看令人生疏，但它实际上为开发者们带来了更加高效和现代化的工作环境。新界面的Flow Navigator、多任务并行执行、AI引擎优化、以及界面的现代化设计，都极大地提升了工作流程的管理和执行效率。
基于FPGA的以太网设计（2）----以太网的硬件架构（MAC+PHY）
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FPGA原理与结构（16）——时钟IP核的使用与测试
本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程，主要介绍各个界面参数的不同含义和配置方法
【FPGA/IC】CRC电路的Verilog实现
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【Vitis】Vitis性能优化的开源库
Vitis™ 统一软件平台包括一组广泛的、性能优化的开源库，这些库提供了即开即用的加速功能，并且对现有应用实现最小化代码更改或零更改。
【FPGA】Verilog描述电路的三种方式（结构化、数据流和行为化）
Verilog作为一种HDL，硬件描述语言，是如何在不同的抽象层级上描述电路的？描述电路的方式有哪些？
FPGA与ASIC有什么差异？二者该如何选用？
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好的FPGA编码风格（1）--尽量避免组合逻辑环路（Combinational Loops）
什么是组合逻辑环路？它到底有什么危害使得人人谈之色变？
零基础学FPGA（六）：FPGA时钟架构（Xilinx为例，完整解读）
不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片机那样敲代码，而是应该了解，何为FPGA？ 何为FPG
