硬件设计—JTAG链

01 JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS（测试模式选择）、TCK（测试时钟输入）、TDI（测试数据输入）、TDO（测试数据输出），JTAG最初是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个TAP（Test Access Port，测试访问口）通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。如今，JTAG接口还常用于实现ISP（In-System Programmer，在系统编程），对FLASH等器件进行编程。

**02 **当一个系统中含有多片（2片以上）电平一样的XilinxFPGA、CPLD或PROM（FLASH）时，我们不用把每个IC的JTAG都引出来，可采用单一JTAG口以菊花链（Daisy Chain）形式将所有芯片串联起来实现下载编程，如下图所示。

     这样做有两个好处：（1）可以节省多个JTAG口所占用的PCB空间，特别适合空间有限的嵌入式系统，如小型工业摄像机等；（2）嵌入式系统处于封闭环境中，有时需要对系统中的FPGA程序进行在线或远程升级，必须将JTAG口引到机箱外，显然这种单JTAG口的菊花链结构是最佳选择。

**03 **由于TCK和TMS两个信号是连接到菊花链中的所有芯片，因此这两个信号的质量（完整性）非常重要！特别是时钟信号TCK，任何毛刺干扰和边沿抖动都会导致下载失败。

     当菊花链中的芯片（或设备）在3个以上时，TMS和TCK必须加缓冲器（如74LVC245），以增加其驱动能力，对于一些驱动能力差的国产下载器尤其重要。每个驱动门所在分支链路中的芯片（或设备）数量取决于缓冲器的驱动能力，一般74LVC245(8缓冲)的一个缓冲门可驱动3~4个负载（芯片）。在TCK的缓冲器输出端串接一个20~30Ω的电阻，设备端并接一个100~1000p的电容到地，可明显降低边沿抖动、减少毛刺干扰。

    TMS是一个模式选择开关信号，TCK是时钟脉冲信号，缺省频率为6MHz，当负载较多时，不加缓冲适当降低TCK的频率也可提高信号完整性。

   JTAG协议规定TCK下降沿输出TDI数据有效，并在TCK上升沿采集TDO数据，因此，在整个JTAG链中必须保证TDI至TDO的贯通延时（Propagation Delay）TCPD必须小于TCK的1/2周期TCLK/2，即△T=TCLK/2 –TCPD>0。也就是说，在增加缓冲驱动的情况下，JTAG链路中的芯片总数与每个芯片的TDO延时TDOV（FPGA为TTCKTDO）和TCK频率有关。在芯片总数确定以后，为保证△T>0，可以降低TCK的频率。

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注意：

JTAG的拓扑比较诡异，尽管频率不高。TMS、TCK是一主多从并联的结构；TDI、TDO是一主一从串联的。如果板上没有TMS、TCK的缓冲器，且布局布线不够好，TCK上的过冲会厉害，只要过冲造成一个错误的边沿，JTAG就挂了。
解决办法就是降低TCK的频率，线上串小电阻，TCK/TMS终端并个小电容。